Użytkownik "Atlantis" napisał w wiadomości grup
dyskusyjnych:5b1a52d1$0$610$6...@n...neostrada.
pl...
On 08.06.2018 09:04, J.F. wrote:
>> Rodzina 82xx jest raczej asynchroniczna, szczegolnie 8251, ktory
>> potrzebuje zegarow dopasowanych do transmisji, i wlasnie 8253,
>> jesli
>> on ma te zegary generowac. Nie bez powodu w pececie pojawil sie
>> dodatkowy kwarc, 1.8costam.

>To nie zmienia faktu, że 8251 posiada trzy wejścia zegarowe: TXC, RXC
>i
>CLK. Do dwóch pierwszych podłącza się sygnał z baudrate generatora.
>CLK
>ma być natomiast taktowany z zegara systemowego. W urządzeniach na
>8080
>podłączało sie tutaj wyjście zegarowe TTL układu 8224.
>Chciałem jedynie wiedzieć skąd wziąć ten sygnał w systemie opartym na
>6502. Do wyboru mam wyjście generatora (to samo, do którego
>podłączone
>jest wejście Fi0 procesora) albo jedno z wyjść Fi1 i Fi2.

http://www.nj7p.org/Manuals/PDFs/Intel/205222-002.pd
f

No i ciekawie pisza
No external inputs or outputs are referenced to CLK, but the frequency
of CLK
must be greater than 30 times the Receiver or Transmitter data bit
rates.

ale w tabelce na stronie 15 (2-18) ... clock Period
min 320, max 1350 ns. Czyli jakies 0.75-3MHz.

>A w pecetach dodatkowy kwarc pojawiał się chyba tylko po to, żeby
>można
>było tam łatwo zastosować częstotliwość dzielącą się bez reszty do
>standardowej prędkości portu szeregowego.

Zapewne.
Byc moze juz im tez chodzilo, ze systemowe zegary bedą rożnej
predkosci, wiec nie mozna na nich polegac.

>W moim przypadku nie ma to
>wielkiego znaczenia, bo główny generator ma być napędzany kwarcem
>4.032
>MHz, który potem będzie dzielony przez 2 lub 4 (do wyboru zworką, w
>zależności od typu procesora). Ta częstotliwość ładnie się dzieli na
>potrzeby UART-a.

Zalezy.
Jak chcesz 1200, zegar ma byc *16, to sie dzieli ladnie przez 210.
Jak chcesz 2400, to trzeba podzielic przez 105 ... i juz nie mozna
najpierw podzielic przez 2.
Jak chcesz 9600 ... to nie z tym kwarcem :-(


Podobne rozwiązanie zastosowałem w projekcie na MCY7880.

J.