W dniu czwartek, 17 października 2013 12:58:53 UTC+2 użytkownik Adam Górski napisał:
> Witam,
>
>
>
> Jakoś nic nie widzę na temat PLL.

Ano właśnie dlatego, że skorzystałem z Wizarda, kiery tam domyślnie winien go używać.

>
> Z tego co pamiętam zegar powinien wchodzić na PLL i być odtwarzany
>
> lokalnie. Na początku powinien być CDR i deserializer. Później 10B/8B
>
> dekoder itd..
>

ano dokładnie coś w tym stylu, tak przynajmniej wynika z dosyć pokrętnych objaśnień w
UG700.pdf i UG381.pdf od X.

>
>
> Rozumiem że źródłem zegara jest ADC i działa do 20MHz. Czyli bit clock
>
> jest w okolicach 160 - 200 MHz. Zgadza się?

Owszem, żródłem budzika jest ADC, ale zapyla za 80MHz. ADC jest 12-to bitowy
(AD9272), więc mamy 80x12 = 960MHz (DDR bit-budzik). Napędzam dziada przez
programowalnego dystrybutora cykania (AD9512), więc dżiter jest stosunkowo mały.
Programowo ustawiam dzielnik na AD9512 na 20/40/80 MHz. A więc jak mam 20MHz(bit
clock=240MHz), wszystko jest OK przy moim dyskretnym projekcie z wykorzystaniem
IBUFGDS i IDDR2. Na wyższych częstotliwościach niestety idzie się paść. Ale nie w tym
rzecz!! Chodzi o to,że przy wykorzystaniu logicora, na jego ałtpucie zegarowym
(clkout) jest kompletne milczenie.

>
>
>
> Jeżeli nie ma 8B/10B to jak jest z synchronizacją ?
>

Synchro jest dziabrane sygnałem FRAME. Z tym akurat ni ma problemu. nie 8, nie 10,
ale w moim przypadku 12b. Zerknij na :

http://www.analog.com/static/imported-files/data_she
ets/AD9272.pdf



>
>
> Mogę pomóc jedynie teoretycznie bo zazwyczaj jestem od A , nie od X.
>
Ano właśnie.. Czy A ma sensownie rozwiązane problemy deserializatorów 12-16b?
Bo z X jak widać mam kurewski problem!!