On 19/05/2010 00:27, MrWebsky wrote:
> MH wrote:
>
>> U mnie jest jeszcze gorzej !! 32 kanały (12 bitów) , co daje 2,4GB/s...
>> Stąd jak wcześniej napisałem wstępna obróbka jest wykonywana hardwarowo w FPGA ,
>> resztę robi pecet. Aż tak rąbnięty nie jestem , żeby popełnić tak sztubacki bląd..
>>
>> MH
>
> Szczerze mówiąc średnio wyobrażam sobie podłączenie do jednego FPGA
> 32 przetworników @ 12 bit i koszących @ 50Ms/s.
> Albo wychodzi mi bardzo dużo pinów (>400), albo nierealnie wysokie częstotliwości
> na multipleskowanej magistrali do nich.
>

50Msps to jest wolno jak na FPGA. 400 pinow to 'srednio' - sa mniejsze,
sa wieksze (800-1000 pinow). Interfejsy szeregowe na drozszych FPGA daja
rade 3.125 i 6.25Gbps (serdes jest w FPGA). Nie da sie tego zrobic na
najtanszym Cyclone1, ale nie trzeba tutaj siegac po najdrozsze FPGA.


--
Jerry1111