wtorek, 7 marca 2023 o 06:05:17 UTC-6 Janusz napisał(a):
> W dniu 2023-03-06 o 22:49, ptoki (ptoki) pisze:
> > poniedziałek, 6 marca 2023 o 06:41:32 UTC-6 Cezar napisał(a):
> >> On 06/03/2023 02:21, ptoki (ptoki) wrote:
> >>> niedziela, 5 marca 2023 o 03:53:13 UTC-6 Cezar napisał(a):
> >>>> On 05/03/2023 03:48, ptoki (ptoki) wrote:
> >>>>
> >>>>> Troche tak ale i troche nie.
> >>>>>
> >>>>> Jak definiujemy procesor?
> >>>>> Filozoficznie to jest uklad ktory moze wykonywac program skladajacy sie z
instrukcji.
> >>>>> Ile tych instrukcji? Jedna? Dwie? 300? Gdzie jest granica gdzie procesor sie
zaczyna?
> >>>>> Jakie te instrukcje? Starczy dodawanie i skok? Czy jednak musi byc rowniez
transfer? A moze transfer bedzie domniemany?
> >>>>> Ile opcji per instrukcja? Dodawanie miedzy rejestrami? Ile ich? A moze tylko
miedzy pamiecia i rejestrem? A moze rejestru nie trzeba is ie doda miedzy pamiecia a
pamiecia?
> >>>>>
> >>>> Tak sobie myśle czy obecnie nie było by wydajniej aby CPU mógł
> >>>> bezpośrednio wykonywać działania na pamięci a nie na rejestrach.
> >>>> Ja wiem- odwołania do działań byby dłuższe ale zaoszczędzilibysmy duzo
> >>>> czasu na kopiowaniu RAMu do rejestrów.
> >>>> Oczywiście część rejestrów musiała by zostać - jak np program counter.
> >>>>
> >>>>
> >>>
> >>> Raczej nie.
> >>> Z paru powodow.
> >>>
> >>> 1. Szybki ram jest wolniejszy od taktowania cpu. W rezultacie cpu by patrzylo w
sufit wiekszosc czasu. Aktualnie chyba nawet transfery cache-rejestr zabieraja czasem
wiecej niz cykl lub dwa (nie jestem na bierzaco).
> >> OK ale wezmy takiego 6502 czy nawet AVR, który ma dostęp do pamięci w
> >> czasie rzeczywistym
> >> Takie LDX zajmuje 2-4 cykle, CPX następne 2-4, INX dwa cykle. Jakby CPX
> >> i wykonywał się bezpośrednio na ramie to można by zaoszczędzić kilka cykli.
> >>
> >
> > Obejrz filmik jaki tu wrzucilem. Tam jest wiecej ciekawostek, np to ze 6502
wciaga nowy rozkaz jak stary jeszcze sie nie skonczyl. To nieco komplikuje takie
analizy.
> >
> Ale AVR też tak robi, bo Flash jest wolniejszy od Ram i też zrobi fech w
> czasie wykonywania poprzedniej instrukcji.
>
>
Nie rozumiem przeslania.
No robi, ale jednak ma rejestry i nie slyszalem o tym aby operacje ram-ram byly
optymalniejsze. Ani w 6502 ani avr czy innych riscach.
Jakbym poszperal to moze gdzies by sie dalo znalezc takie przyklady ale generalnie
tak nie jest.
Moja uwaga tyczy sie tego ze porownujac wykonanie rozkazu na zasadzie osadzenia go w
grupie NOP-ow, wykonaniu i sprawdzeniu PC po skonczeniu nie da
wiarygodnej ilosci cykli bo w zalezosci od tego czy wykonanie umozliwia wciagniecie
nowego rozkazu czy nie to ilosc cykli sie moze zmieniac.
Nie wiem czy tak jest w 6502 ale juz nowsze cpu maja przewidywanie skokow wlasnie po
to aby tego typu problem rozwiazac.

Glownym powodem dla ktorego sie tak nie robi jest fakt ze pamiec na szynie nie tylko
sama w sobie jest wolna ale wiele systemow ma inne uklady wpiete i kontrolujace te
szyne.
Nie wiem czy to komplikuje ogolnie projekt czy sprawia ze wykonanie staje sie
nieprzewidywalne ale w praktyce takich konstrukcji gdzie wykonanie ram-ram ma sens.

Pamietam jak na amidze optymalizowano kopiowanie danych w ramie.
Tam probowano zaprzac blitter, dma i cpu naraz. Ktos gdzies rozwazal czy dodanie
coppera do kompletu przyspieszy czy spowolni taki transfer...
Nie pamietam co tam wyszlo.

Ale wiem ze w x86 zerowanie rejestru xor-em bylo szybsze niz zaladowanie zera z
pamieci.
Moze jakby pamiec typu Video podpiac z obu stron do cpu to wtedy czytanie jednym
kanalem i zapic przetworzonych danych normalna szyna bylby szybki dla pewnych
zastosowan?
Nie wiem. Moze. Ale w praktyce taniej jest poczekac i kupic szybsza maszyne albo
kupic dwie i robic rownolegle...

Tyle na temat dywagacji akademickich.