Użytkownik "Grzegorz Kurczyk" napisał w wiadomości grup
dyskusyjnych:5f5f3446$0$555$6...@n...neostrada.
pl...
W dniu 14.09.2020 o 10:40, J.F. pisze:
>> Ale mam jakies opory przeciw sterowaniu drogich tranzystorow z
>> programu, ktory moze sie zawiesic czy glupoty wygenerowac :-)
>
>To raczej kwestia takiego zaprojektowania układu sterowania
>tranzystorów aby nie było możliwości programowego włączenia górnego i
>dolnego tranzystora jednocześnie.

Plus pare innych zabezpieczen - ze np nie moze byc jeden kierunek w
mostku zbyt dlugo otwarty, jakies zabezpieczenie nadpradowe tez by sie
przydalo ... no i wlasnie - decyzja projektowa - dac te zabezpieczenia
mozliwie proste i moze nawet na dyskretnych elementach,
czy rozbudowac troche i wsadzic w CPLD,

czy zrobic w FPGA/CPLD caly falownik sinusoidalny, a tylko sterowac
prockiem parametry ... i tu byc moze wyjdzie, ze srednie CPLD jest za
slabe na zrobienie nawet DDS ..

>>> FPGA ... no wlasnie - zdaży sie załadowac program/konfiguracja,
>>> czy tranzystory spłoną wczesniej ?
>
>>Podobny problem jest w uC podczas resetu. W zależności od
>>konstrukcji piny były w tym momencie wejściem HiZ, wejściem z pullup
>>albo jeszcze jakiś inny stan nieustalony. Trzeba było kombinować coś
>>między prockiem a tranzystorami (i tak najczęściej musiał byc jakiś
>>driver) aby wyeliminować możliwość zwarcia mostka lub podania
>>pełnego napięcia na obciążenie w czasie startu programu lub resetu
>>procka.

Driver i tak musi byc ... ale stan na wyjsciach FPGA w czasie
konfigurowania jaki jest ?

>Z tego co pamiętam Atmelowski AT90PWM3 zawiera logikę do sterownia
>mostkiem 3F, która sprzętowo zabezpiecza przed takimi
>niespodziankami.

A w czasie resetu ? :-)

J.