Użytkownik "Grzegorz Kurczyk" napisał w wiadomości grup
dyskusyjnych:5fcc1ae7$0$559$6...@n...neostrada.
pl...
W dniu 04.12.2020 o 21:59, Atlantis pisze:
>> Napisałem więc coś następującego:
>> bcdval(7 DOWNTO 4) <= binval/10;
>> bcdval(7 DOWNTO 0) <= binval MOD 10;
>
>> Niestety, synteza kodu wywala się właśnie w tym miejscu, zwracając
>> błąd:
>> "Operator <DIVIDE> must have constnt operands or first operand must
>> be power of 2".
>
>> Wygląda więc na to, że nie mogę w prosty sposób wykonać dzielenia
>> dowolnej liczby przez inną dowolną liczbę.

>VHDL (i Verilog) to nie języki programowania tylko języki opisu
>sprzętu.
>Musisz przestawić swój tok myslenia, co nie jest łatwe.

Ale to nie oznacza, ze nie powinien umiec dzielenia zaprojektowac.

>Wracając do Twojego problemu, to VHDL nie będzie próbował wykonać
>dzielenia, tylko będzie próbował zsyntezować na zasobach CPLD układ
>kombinacyjny realizujący zadaną funkcję dzielenia.
>Dzielenie liczby przez stałą nie będącą wielokrotnością potęgi 2
>będzie wymagać na tyle dużo zasobów, że przekracza to możliwości
>typowego CPLD.

No, ciekawe ... najprosciej byloby tabelke wpisac. Wygenerowac gdzies
obok i tylko wpisac w zrodlo :)

6 bitow wejsciowych, bo najmlodszy idzie bez zmian ... no tak, to moze
byc w architekturze CPLD zabojcze.

J.