Użytkownik "ww" napisał w wiadomości grup
dyskusyjnych:n8f3qd$i84$...@d...me...
>Dwa liczniki 10 bitów z czego jeden napędzany sygnałem typu step/dir
>a
>drugi sygnałem kwadraturowym. Potem kolejny blok liczy różnicę między
>licznikami i wyrzuca na wyjście. Liczniki w stanie początkowym są
>ustawione dokładnie w środku i taki stan jest też na wyjściu.
>Dodatkowo układ musi mieć wejście reset ustawiające liczniki znowu na
>środku. Częstotliwości sygnałów powiedzmy do 400-500kHz (wydaje mi
>się, że to
>stosunkowo niewiele jak na współczesną elektronikę).

Ale niekoniecznie niewiele jak na wspolczesne enkodery ... choc jak
czytam ze tanie serwo ma w standardzie enkoder 32k, to znow
przeoczylem jakas r/ewolucje :-)

Przy okazji wniosek - 10 bit to za malo :-)

>Ma ktoś jakiś pomysł jak to zrealizować ? Chodzi o jakieś bardzo
>proste programowalne układy logiczne. Dla utrudnienia całość chodzi
>na 5V.
>To ma być wyłącznie sztuka dla sztuki więc w grę nie wchodzą żadne
>kontrolery ani inne popularne rozwiązania. Chciałbym po prostu
>pobawić się czymś nowoczesnym (ale nie ZBYT nowoczesnym bo nie mam
>ani tyle wiedzy ani możliwości technicznych).

IMO - sa do tego gotowe kosci.
Ale jak sie chcesz pobawic, to w jakims FPGA zajmie to drobny %, a i w
CPLD sie zmiesci.
Jak wieksze FPGA, to zmiesci sie i regulator i procesor sterujacy,
choc prawde mowiac to odczuwam wewnetrzny opor w robieniu procesora z
FPGA - normalnie bym rzekl "po co przeplacac", ale teraz przeplacanie
to moze byc osobny uP :-)

Rada - daj duzy zegar i realizuj to jako automat synchroniczny.

J.