Tym facetom w Xilinksie to już kompletnie szajba odbiła. Im wręcz chyba odpierdoliło
i mam nadzieję że ich software developement supervisor dostanie srogiego kopa w dupę.

Brak możliwości projektowania z poziomu graficznego (schemat).

Bardzo sobię cenię projektowanie behawioralne i FSM w VHDL/Verilog , chociaż tego
drugiego zbytnio nie lubię (temat na osobny wątek).

Projektowanie strukturalne w VHDL/Verilog też ma swoje plusy, postrzegam je jedynie w
projektach w których jest n-krotność kanałów.

===========

Przy dużych projektach, to jak se projektant pojedzie na ryby, to ni Wuja po powrocie
nie będzie wiedział po tygodniu o co mu chodziło i co napisał.

Na schemacie zajęło by mu to góra godzinę.

=================

Xilinx chwali się teraz tym, że Vivado kompiluje jakieś 30% szybciej..
Buahaha!!! Czyli zamiast 10 minut, mamy 6 minut!! SUPER!! Ino z projektem trza się
pierdolić 4 tygodnie vs. 1 tydzień (ISE).