eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaFPGA, VHDL detekcja zbocza i problemy › Re: FPGA, VHDL detekcja zbocza i problemy
  • Path: news-archive.icm.edu.pl!newsfeed.gazeta.pl!feed.news.interia.pl!not-for-mail
    From: J.F. <j...@p...onet.pl>
    Newsgroups: pl.misc.elektronika
    Subject: Re: FPGA, VHDL detekcja zbocza i problemy
    Date: Sat, 23 May 2009 08:21:30 +0200
    Organization: -
    Lines: 15
    Message-ID: <n...@4...com>
    References: <0...@f...googlegroups.com>
    NNTP-Posting-Host: h82-143-187-50-static.e-wro.net.pl
    Mime-Version: 1.0
    Content-Type: text/plain; charset=ISO-8859-2
    Content-Transfer-Encoding: 8bit
    X-Trace: news.interia.pl 1243058663 982 82.143.187.50 (23 May 2009 06:04:23 GMT)
    X-Complaints-To: u...@n...interia.pl
    NNTP-Posting-Date: Sat, 23 May 2009 06:04:23 +0000 (UTC)
    X-Newsreader: Forte Agent 1.93/32.576 English (American)
    X-Authenticated-User: jjjfox % interia+pl
    Xref: news-archive.icm.edu.pl pl.misc.elektronika:564202
    [ ukryj nagłówki ]

    k...@g...com wrote:

    >Sygnał ten zgodnie ze specyfikacją ATA może mieć okres minimum 120ns
    >(mowa o trybie Multiword DMA2). Zegar taktujący układ to 50MHz
    >przepuszczone przez wbudowane PLL (3*50MHz)=150MHz. Nie powinno być
    >więc problemów z wykrywaniem zmian sygnału DIOR bo częstotliwość ta
    >jest wielokrotnie wyższa....

    A probowales obejrzec go oscyloskopem ?

    Moze juz dawno nie ma 120ns ...


    J.

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: