Użytkownik "Sebastian Biały" napisał w wiadomości grup
dyskusyjnych:p5ibo8$e9a$...@n...news.atman.pl...
On 2/7/2018 2:59 PM, Piotr Wyderski wrote:
>> Powyższych pozycji nie znam, ale mam radę: odpuść sobie naukę
>> Veriloga na etapie wstępnym. W ISE/Quartusie są graficzne edytory
>> schematów

>Świat odchodzi od rysowania schematów [1]. To wynika z bardzo wielu
>przyczyn ale najwazniejsze to jest niemożność stosowania technik
>zapewniania jakości na takim designie. W zasadzie profesjonalny
>hardware

Poza tym ... nowoczesne uklady maja setki miliardow tranzystorow.
Jak chesz to narysowac ?
Nawet zakladajac, ze nie rysujemy tranzystorow czy np liczniki czy
rejestry.

>produkuje się obecnie *wyłacznie* za pomocą opisu który pozwala na
>stosowanie annotacji, śledzenia wymagań, unit testowania (i kilku
>innych poziomów testowania), pracy w grupie, systemów kontroli
>wersji, wykrywania regresji, automatycznego lintowania itd. Rysowanie
>schematów jest marginesem do projektów migania diodami. To ślepa
>uliczka.
>[1] Nie wyssałem tego z palca.

Szczegolnie w kontekscie tych setek miliardow :-)

Z drugiej strony - jakas tam koncepcje konstrukcji danego bloku
projektant powinien miec, i myslec mniejszymi blokami.
A moze juz nie musi ? Kompilator/optymalizator zrobi to za niego z
opisu behawioralnego ?

I wezmy na tapete ten Nixie zegar - z jednej strony fajnie by bylo,
jakbym to co pisalem narysowal Atlantisowi, ale z drugiej:
-uzywac starych elementow TTL ? Po co, CPLD nie jest ograniczona do
ich zasobu.
-uzywac abstrakcyjnych licznik/rejestr/dekoder ... pogladowo swietnie,
ale one maja duzo opcji, trzeba sie za bardzo skupic na prawidlowym
okresleniu wszystkich, zeby dzialalo :-)

J.