W dniu 2011-05-28 19:46, Michoo pisze:
> W dniu 28.05.2011 13:49, Lelek@ pisze:
>> No bo VHDL czy Verilog są językami opisu sprzętu, a nie językami
>> programowania i nie można łączyć tradycyjnego myślenia o zmiennych,
>> stałych, liczbach z tym co sie projektuje.
> Imo zmienne, stałe i liczby są całkiem zgodne z intuicją programisty.

Kontrola typów jest bardzo restrykcyjna i niezbyt przez to zgodna z
intuicją programisty.

> Natomiast myślenie tak o sygnałach jest pierwszym krokiem do kłopotów...

No tak ale to przegięcie, że w jednym procesie nie można dać (CLK'event
and CLK='1') oraz (CLK'event and CLK='0') czyli, że nie można najpierw
coś zrobić na zboczu narastającym a później coś innego na opadającym.


--
Pozdrawiam
MD