W dniu 28.05.2011 13:49, Lelek@ pisze:
> No bo VHDL czy Verilog są językami opisu sprzętu, a nie językami
> programowania i nie można łączyć tradycyjnego myślenia o zmiennych,
> stałych, liczbach z tym co sie projektuje.
Imo zmienne, stałe i liczby są całkiem zgodne z intuicją programisty.
Natomiast myślenie tak o sygnałach jest pierwszym krokiem do kłopotów...

--
Pozdrawiam
Michoo