eGospodarka.pl
eGospodarka.pl poleca

eGospodarka.plGrupypl.misc.elektronikaVHDL - PROCESSVHDL - PROCESS
  • Data: 2014-04-20 22:50:42
    Temat: VHDL - PROCESS
    Od: s...@g...com szukaj wiadomości tego autora
    [ pokaż wszystkie nagłówki ]

    Szczerze powiedziawszy nie za bardzo łapię listę czułości - process(coś_tam).

    Przykład, zwykły przerzutnik D, wersja 1:

    entity fd is
    Port ( CLK : in std_logic;
    D : in std_logic;
    Q : out std_logic;
    end fd;

    architecture Behavioral of fd is

    begin

    process (CLK)

    begin

    if CLK'event and CLK='1' then
    Q<=D;
    end if;
    end process;


    end Behavioral;

    =================

    I teraz to samo bez "process", wersja_2 :

    entity fd is
    Port ( CLK : in std_logic;
    D : in std_logic;
    Q : out std_logic;
    end fd;

    architecture Behavioral of fd is

    begin

    if CLK'event and CLK='1' then
    Q<=D;
    end if;


    end Behavioral;

    =====================

    Gdzie jest różnica?

Podziel się

Poleć ten post znajomemu poleć

Wydrukuj ten post drukuj


Następne wpisy z tego wątku

Najnowsze wątki z tej grupy


Najnowsze wątki

Szukaj w grupach

Eksperci egospodarka.pl

1 1 1

Wpisz nazwę miasta, dla którego chcesz znaleźć jednostkę ZUS.

Wzory dokumentów

Bezpłatne wzory dokumentów i formularzy.
Wyszukaj i pobierz za darmo: