"Michoo" <m...@v...pl> wrote in message
news:irqcai$fl1$1@news.onet.pl...
>W dniu 27.05.2011 18:08, Piotr pisze:
>> Dziękuję. Już sobie poradziłem z tym problemem. Błąd leżał w zakresie
>> integer'a. Nie może być tak, że łącze wyjsce vectorowe z wejściem
>> integer i integer ma mniejszy zakres niż można zapisać na vectorze i
>> odwrotnie.
> Namieszałeś:
> Nie można 'łączyć' w ogóle różnych typów. Żeby je połączyć musisz

No bo VHDL czy Verilog są językami opisu sprzętu, a nie językami
programowania i nie można łączyć tradycyjnego myślenia o zmiennych, stałych,
liczbach z tym co sie projektuje.
Projektuje się schemat na TTL-ach rozpisany w równania.