Re: FPGA, VHDL detekcja zbocza i problemy - Grupy dyskusyjne w eGospodarka.pl

eGospodarka.pl › Grupy › pl.misc.elektronika › FPGA, VHDL detekcja zbocza i problemy › Re: FPGA, VHDL detekcja zbocza i problemy

Path: news-archive.icm.edu.pl!news.gazeta.pl!not-for-mail
From: Konop <k...@g...pl>
Newsgroups: pl.misc.elektronika
Subject: Re: FPGA, VHDL detekcja zbocza i problemy
Date: Fri, 22 May 2009 23:14:01 +0200
Organization: "Portal Gazeta.pl -> http://www.gazeta.pl"
Lines: 17
Message-ID: <gv74ip$j45$1@inews.gazeta.pl>
References: <0...@f...googlegroups.com>
<gv6vhs$bu2$1@news.onet.pl>
NNTP-Posting-Host: apc206.internetdsl.tpnet.pl
Mime-Version: 1.0
Content-Type: text/plain; charset=ISO-8859-2; format=flowed
Content-Transfer-Encoding: 8bit
X-Trace: inews.gazeta.pl 1243026841 19589 83.17.136.206 (22 May 2009 21:14:01 GMT)
X-Complaints-To: u...@a...pl
NNTP-Posting-Date: Fri, 22 May 2009 21:14:01 +0000 (UTC)
X-User: konoppo
X-Antivirus: avast! (VPS 090522-0, 2009-05-22), Outbound message
In-Reply-To: <gv6vhs$bu2$1@news.onet.pl>
X-Antivirus-Status: Clean
User-Agent: Thunderbird 2.0.0.21 (Windows/20090302)
Xref: news-archive.icm.edu.pl pl.misc.elektronika:564186
[ ukryj nagłówki ]
> HOST_DIOR_N jest synchroniczny z Twoim zegarem? Nie? To masz hazard.
> Daj przerzutnik D na noge Altery i opiero potem do 'if' - pomoze.
> Niestety wyjdzie Ci latencja 1CLK, i na to nie ma rady (chyba ze
> asynchronicznie wszystko zrobisz).

Mógłbyś rozwinąć?? Bo szczerze mówiąc jeśli czas trwania "jedynki" w
HOST_DIOR_N jest dłuższy niż okres zegara CLK, fakt synchroniczności
zegarów nie ma tu nic do rzeczy! Tzn ma, bo ten kod jest napisany źle,
ale to wyjaśniłem w innym poście w tym wątku. Nie wiem, czy chodziło Ci
o to samo co mnie, czy nie bardzo??
Ja w każdym bądź razie nie widzę problemów, aby zliczać impulsy jednego
sygnału synchronizując się innym sygnałem zegarowym, pod warunkiem, że
będzie spełniona zależność czasowa:
t_wejście_aktywne > Tclk :)

Pozdrawiam!!
Konop